TEST DE BALAYAGE DES LIMITES

L’analyse des limites, également connue sous le nom de JTAG, offre une alternative de déploiement plus rapide et moins coûteuse aux tests en circuit et fonctionnels. Arxtron Technologies propose un service de développement complet à l’aide de Keysight x1149 Boundary Scan Analyzer.

MATÉRIEL

  • Test structurel tel que les ouvertures et les shorts
  • Programmation intégrée au système pour les appareils tels que les FPGA et les CPLD.
  • Programmation PROM (mémoire morte programmable)
  • Tests de vérification de la mémoire sur des appareils tels que DDR3, DDR4
  • Entièrement conforme à la norme IEEE 1149.1 Boundary Scan,
  • La technologie Cover-Extend permet à la couverture de test d’aller au-delà des seuls appareils IEEE 1149.1 – pour inclure également les connecteurs, les prises et les appareils non IEEE1149.1
  • Prend en charge la norme IEEE 1149.6 pour les lignes de bus couplées en courant alternatif.
  • Prend en charge le lien de chaîne de numérisation intégré pour rejoindre plusieurs chaînes de numérisation
  • Prend en charge la norme IEEE 1687
development

DÉVELOPPEMENT

  • Essai d’infrastructure JTAG
  • Ouvertures et shorts
  • Test d’ongles en silicone (alias test de cluster)
  • Programmation FAI (CPLD, PROM)
  • IEEE 1149.1 et IEEE 1149.6
  • CoverExtendTM pour circuits intégrés, connecteurs et prises.
  • Scan Chain Linker pour les systèmes multi-cartes
  • Prise en charge de la technologie Intel SVT

NPI & DFT

  • Conception pour l’analyse des tests
  • Rapport de réduction des points de test (TPR)
  • Génération multi-chaînes
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