PRUEBA DE ESCANEO DE LÍMITES

El escaneo de límites, también conocido como JTAG, ofrece una alternativa de implementación más rápida y de menor costo a las pruebas funcionales y en circuito. Arxtron Technologies ofrece un servicio de desarrollo completo utilizando Keysight x1149 Boundary Scan Analyzer.

HARDWARE

  • Prueba estructural como abiertos y cortos
  • Programación en el sistema para dispositivos como FPGA y CPLD.
  • Programación PROM (Memoria de sólo lectura programable)
  • Pruebas de verificación de memoria en dispositivos como DDR3, DDR4
  • Totalmente compatible con el estándar IEEE 1149.1 Boundary Scan,
  • La tecnología Cover-Extend permite que la cobertura de prueba vaya más allá de los dispositivos IEEE 1149.1, para incluir también conectores, enchufes y dispositivos no IEEE1149.1
  • Admite el estándar IEEE 1149.6 para líneas de bus acopladas a CA.
  • Admite enlace de cadena de escaneo incorporado para unir múltiples cadenas de escaneo
  • Admite el estándar IEEE 1687
development

DESARROLLO

  • Prueba de infraestructura JTAG
  • Abiertos y cortos
  • Prueba de clavos de silicona (también conocida como prueba de racimo)
  • Programación ISP (CPLD, PROM)
  • IEEE 1149.1 y IEEE 1149.6
  • CoverExtendTM para circuitos integrados, conectores y enchufes.
  • Scan Chain Linker para sistemas de placas múltiples
  • Compatibilidad con la tecnología Intel SVT

NPI y DFT

  • Diseño para análisis de prueba
  • Informe de reducción de puntos de prueba (TPR)
  • Generación de cadenas múltiples
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