PRUEBA DE ESCANEO DE LÍMITES
El escaneo de límites, también conocido como JTAG, ofrece una alternativa de implementación más rápida y de menor costo a las pruebas funcionales y en circuito. Arxtron Technologies ofrece un servicio de desarrollo completo utilizando Keysight x1149 Boundary Scan Analyzer.
HARDWARE
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Prueba estructural como abiertos y cortos
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Programación en el sistema para dispositivos como FPGA y CPLD.
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Programación PROM (Memoria de sólo lectura programable)
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Pruebas de verificación de memoria en dispositivos como DDR3, DDR4
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Totalmente compatible con el estándar IEEE 1149.1 Boundary Scan,
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La tecnología Cover-Extend permite que la cobertura de prueba vaya más allá de los dispositivos IEEE 1149.1, para incluir también conectores, enchufes y dispositivos no IEEE1149.1
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Admite el estándar IEEE 1149.6 para líneas de bus acopladas a CA.
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Admite enlace de cadena de escaneo incorporado para unir múltiples cadenas de escaneo
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Admite el estándar IEEE 1687
DESARROLLO
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Prueba de infraestructura JTAG
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Abiertos y cortos
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Prueba de clavos de silicona (también conocida como prueba de racimo)
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Programación ISP (CPLD, PROM)
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IEEE 1149.1 y IEEE 1149.6
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CoverExtendTM para circuitos integrados, conectores y enchufes.
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Scan Chain Linker para sistemas de placas múltiples
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Compatibilidad con la tecnología Intel SVT
NPI y DFT
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Diseño para análisis de prueba
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Informe de reducción de puntos de prueba (TPR)
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Generación de cadenas múltiples